You-Tube Filmpje

van de werking dit pracht, Is nog defect wil nog niet helemaal doen
wat het moet doen.
En mij mobiel zat vol, dus oud digicam, is te zien.
Boven rij is de adres regel, onder Leds is wat in dat adres staat.
Papiertje zie je de codes voor adres inhoud.
In octal en dat tik je in de schakelaars binair.
Vervolgens laatste SW is inladen van toestand en PC met 1 verhogen.
Vervolgens controleer ik de inhoud per stap.
Dan tracht ik met STEP het programma per instructie te laten lopen, dat gaat dus mis.
Inhoud wordt wel keurig in het GIGANTISCHE 8K-CORE memory geheugen opgeslagen.

Core-> Magneet ringgetjes dus.

De prio voorkomt inderdaad 2 toetsen gelijk en vervolgens geeft
het de voorkeur aan de hoogste in rang schakelaar indien meerdere worden ingedrukt.

Mvg
Onno

Cor

Was inderdaad de versie met buffer die ik probeerde
en dan werkt het niet dit truukje wat ze toegepast hebben door de uitgang
welke 1 is laag te trekken waardoor andere uitgang dus om flipt van 0->1.

En met de reset wordt dan de uitgangssituatie weer terug gebracht op gewenst moment.

IC wordt wat ongebruikelijk ingezet, dus niet volgens netjes de voorwaarde tabel.

Pak net envelop uit de brievenbus met 3 glimmende 74175 (en enkele andere)
Met dank aan Roland.

Straks zien of ding meer leven gaat geven.

Ja inderdaad nu zie ik dat ook.
In een te vluchtige blik dacht ik dat de clock via pen 1 gegeven wordt maar dit is de reset.

Echter bij het testen van de beide IC's zou het timing diagram wel moeten kloppen toch?

Timing is hier niet relevant. Het gaat er om of je de flipflop kan "flippen of floppen" door aan de uitgangen te trekken.

Otto

Echter bij het testen van de beide IC's zou het timing diagram wel moeten kloppen toch?

Cor

Maurice, misschien mosterd na de maaltijd maar misschien heb je er nog wat aan.

Een timing diagram van een 74HC/HTC74 D-Flipflop. Q\ staat er niet bij maar is altijd
tegengestelde van Q gestuurd.

Duidelijk is te zien dat als het nivo op de D-ingang verandert dit wordt doorgegeven aan Q en Q\ bij een opgaande flank van de Clock. (Dit staat eigenlijk ook al in de waarheidstabel)

De uitgangen Q en Q\ worden dus gestuurd door de D-ingang terwijl de timing hiervan door de clock wordt gedaan.

Dat is toch niet relevant in deze toepassing? De klok is immers aan GND gelegd, dus die, en daardoor ook de D, doen niet mee.

Otto

Een timing diagram van een 74HC/HTC74 D-Flipflop. Q\ staat er niet bij maar is altijd
tegengestelde van Q gestuurd.

Duidelijk is te zien dat als het nivo op de D-ingang verandert dit wordt doorgegeven aan Q en Q\ bij een opgaande flank van de Clock. (Dit staat eigenlijk ook al in de waarheidstabel)

De uitgangen Q en Q\ worden dus gestuurd door de D-ingang terwijl de timing hiervan door de clock wordt gedaan.

Henk

Hier test met de 74HCT175:
En Q' laag gemaakt en Zie Q flipt Niet om!

Dat komt omdat de 74HCT175 een extra uitgangsbuffer heeft:

Je sluit dan enkel de buffer kort, dus geen koppeling met de flipflop. Daarom is het altijd zaak om bij "oneigenlijk" gebruik goed te controleren wat de interne schakeling van het logische circuit is. Vergelijk bijvoorbeeld met het gebruik van een inverter als analoge versterker. Niet alle inverters kunnen zo gebruikt worden.

Otto

Of Philips Databoek uit 1972 DTL,HNIL,TTL,CML,MOS schakelingen=> geen 74175 nog.
Wel de 74H74.
Staat zelfs de FJH381 in of wel de 9318 ->Single 8-input Priority Encoder , MOOI!
Modernere boeken zijn CMOS, weer geen TTL zul je zien kast vol.....

Enfin Otto u heeft gelijk.
Heb de beide oude DEC74175MP er uit gehaald.
Zijn quad-FF dus zitten er 4 in.
nr 2 test GOED
Nr1 met de hand getest en de FF-C en D die reageren wél op die geforceerde uitgang
omschakeling maar reageren NIET op de CLEAR.
FF-A en B wel, die werken nog.

Kijk, daar 1 QUAD maar de helft (AenB) gebruikt worden, heb ik beide ICs gewisseld
terug geplaatst.
Zo dat werkt voorlopig zowaar.
Weer stap verder.
-Rest doet het nog niet, maar er weer een fout uitgehaald, op naar de volgende fout.

Nog even de test hier demonstratie en zie je maar weer=> Op passen met dat TTL spul.
Weet wel van LS,F, HCT enz, als ook heel belangrijk wat die versies aan poorten
belast kunnen worden, bv maar 10 stuks of 20 stuks.
Snelheden of open collector etc.

Hier de test met originele DEC74175.
Start situatie:

Nu geforceerd Q' laag gemaakt en zowaar Flipt Q om:
Met clear gaat uiteraarde de FF weer naar start situatie.

Hier test met de 74HCT175:
Start:

En Q' laag gemaakt en Zie Q flipt Niet om!

Roland,
Zou mooi zijn 2 stuks 74175,
Ik heb enkel de 74HC175 en die reageren dus niet zoals ik wil.

Wordt anders een hele schakeling opbouwen .

Maar met stapjes kom ik verder.
Maak ik ook enkele voorwaarde progjes anders kom je er niet uit.
Handig TTL simulatie progje is een must.

Hier een ander brokje schema met zoeken waarom bv die uitgang niet reageert.
Welke voorwaarde moet gelden om aan de gang te krijgen.

nu nog juiste vervangers

Lees mijn reactie op Otto even

Heb er nu een uit org circuit gehaald (74175) en die test inderdaad fout,
dus ben warm betreft het defect,
nu nog juiste vervangers

Als je /Q geforceerd naar nul trekt, wordt Q hoog:

Hangt wel af van interne schakeling. Misschien in een oud databoek kijken wat het schema is van de flipflop.

Het lijkt mij ook dat het zo werkt... Er zit bij de SN IC's 100 Ohm aan de +5V kant.
De uitgang is dus stroombegrenst. Het is lomp gedaan, maar echt bedoelt tegen contactdender.
Want de clear moet hoog zijn én de geïnverteerde uitgang laag. Pas dan wordt een
uitgang hoog en wordt de gevraagde actie uitgevoerd.

Het waren mooie kunstenaars bij DEC Wel meer creatief gebruik van IC's gezien.

Maurice, als je wat van die 74175 IC's nodig hebt dan kan ik je wel wat opsturen.
Ik heb gewoon de SN liggen, DEC heeft in die tijd merendeel van de IC's gewoon
ingekocht en dan laten voorzien van hun eigen stempel. Zo is de DEC8881 een 7439
En zo is die DEC9318 is een DM9318 en gelijk aan de 74148 geloof ik.

Groeten, Roland

Hangt wel af van interne schakeling. Misschien in een oud databoek kijken wat het schema is van de flipflop.

Otto

Het zou zo kunnen werken :

Met alle schakelaartjes gesloten is de chip in reset en zijn alle Q uitgangen laag, Q' uitgangen worden dan hoog zoals je hebt getekend.
Het gaat er mogelijk om wat er gebeurt als de spanning er op komt.
Afh. van de circuits kunnen de Q uitgangen dan intern wel eens hoog zijn maar door de reset op 0 worden gehouden.
Als dan de Clr inactief wordt ( 1 switch open ) gaan de uitgangen opeens wel naar hoog.

We hebben een 2x QUAD D-FF nummer 74175 en wat puls-schakelaars.
En we hebben een Priority encoder.
Dat is een IC waarbij 8 ingangen waarbij steeds geldt dat hoogste ingang nummer
prioriteit heeft tov de lagere ingangen.
-Ingangen '0'actief
Dus als ingang 4 '0'is hebben ingang 0 tot 3 geen effect meer op de uitgang.

Nu heeft men bedacht de ingangen aan te sturen met een D-FF.
Aangezien zowel clock als D aan '0' liggen geldt altijd de voorwaarde.
Uitgang Q=0 en Q'=1

Vervolgens is de CLEAR geschakeld en in RUST is deze '0'.

Nu zijn de uitgangen Q naar de encoder via een Inverter gelinked.
Daar in rust Q=0 wordt ingang Encoder via NOT '1'.

Nu komt ie:
De uitgangen D-FF Q' zijn geschakeld en indien schakelaar wordt geactiveerd
wordt deze aan MASSA gelegd via de schakelaar welke in serie staan en bepaald welke
schakelaar de voorkeur heeft indien meerdere gedrukt worden.

Enfin Uitgang Q' welke '1' was wordt '0' geforceerd.
Vervolgens wordt ook CLEAR nu '1' immers schakelaar is nu open.-Zie schema.

Daar CLOCk '0'is
Nu zou moeten gelden de onderste regel van de Tabel 74175.
Q0 = the level of Q before the indicated steady-state input conditions were established.

Ok, maar D='0' geforceerd reeds.
Uitgang zou dan Q=0 en Q'=1 worden toch? Was die al.
Alleen door geforceerde schakelaar op Q' staat er nu op de uitgang
Q=0 , Q'=0.

Daar ALLEEN Q naar de Encoder gaat zie ik werkelijk niet
hoe die Q ooit naar 1 zal gaan.

Wat ik vermoed.... Dat bij dit misschien typische IC-Model/Uitvoering
Q meeloopt met Q'??
Dus dat indien Q' geforceerd '0' gemaakt wordt uitgang Q volgt naar '1'
omdat dat een geïnverteerde is van Q'.
In werkelijk org. Print gebeurd dat NIET namelijk.

Heb ik een test schakelingetje gemaakt met een SN7474 (Dual D-FF)
Echter die bedachte Truuk gaat niet op.
Niet met een 7474,74HC74,74LS74.

Iemand ideeën??
hoe ooit Q hoog wordt?

Betreffende schema deel:

Tabel 74175 D-FF (4x in het IC)

De Encoder: